Message de Gate News, 23 avril — TSMC a dévoilé de nouvelles technologies de fabrication et d’emballage visant à rendre les puces plus petites et plus rapides, tout en annonçant qu’elle continuera d’utiliser les machines EUV ASML existantes plutôt que d’adopter des outils de lithographie High-NA plus récents.
Le procédé A13 de l’entreprise vise une entrée en production en 2029, tandis que N2U représente une option moins coûteuse pour les puces de smartphone, d’ordinateur portable et d’IA. D’ici 2028, TSMC vise à emballer 10 grandes puces avec 20 empilements mémoire, contre la conception Vera Rubin de Nvidia, qui comporte deux puces de calcul et huit empilements mémoire.
La décision contraste avec des concurrents qui avancent plus vite sur la technologie High-NA. Intel a déjà installé le système High-NA Twinscan EXE:5200B d’ASML et s’attend à une production à risque en 2027, avec une sortie en volume en 2028. Samsung a reçu son premier scanner High-NA à la fin de 2025 et le second au premier semestre 2026, tandis que SK Hynix a installé un outil High-NA EUV en septembre 2025. Le choix de TSMC reflète des considérations de coût et de risque plutôt qu’un rejet complet de la technologie EUV High-NA.
Les analystes ont noté que des défis, notamment la gestion de la chaleur, l’expansion des matériaux et la fissuration, restent non résolus. ASML conserve une quasi-monopole sur les systèmes EUV, avec ZEISS SMT, Lam Research et Applied Materials placés pour bénéficier de la vague de dépenses. Le fabricant chinois de puces SMIC reste incapable d’acheter des outils EUV en raison des restrictions à l’exportation.
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